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本帖最后由 x282718048 于 2016-10-9 09:21 编辑
请问论坛里的各位大神，用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时，输出信号的上升沿相对输入上升沿来说有一个周期的抖动，请问这是怎么产生的，该怎么解决？输出信号频率大概100-200M，万分感激！！！
请问论坛里的各位大神，用altera三代的 FPGA利用输入脉冲信号的上升沿触发产生一个同步输出脉冲时，输出信号的上升沿相对输入上升沿来说有一个周期的抖动，请问这是怎么产生的，该怎么解决？输出信号频率大概100-200M，万分感激！！！
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ns_delay.v
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我是自己已经做出来的板子测试出来发现这种情况，基本功能是外部给定一个触发信号，同步输出一个可调脉宽信号，只是这个输出信号与输入信号有一个周期的抖动，谢谢！
这位朋友，谢谢你的回答，不过没太明白，我是用Verilog语言写的，思路是先检测到上升沿，并给一个寄存器赋值1，根据赋值为1的寄存器输出一个可调脉宽信号。实际测出来输出前言抖动。
Gate-level仿真中出现这个抖动了吗，把波形图发上来看看
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