verilog设计冗余插入模块

2019-07-15 21:47发布

用verilog设计一个冗余数据的插入模块,输入输出数据符合AXI4-strem协议,当tlast输入时候,开始冗余数据的插入,求各位大侠指点,小弟小白一个,看了好久没有思路,或者有没有基于AXI4-strem协议接口的一些源程序发我看看也可以,谢谢各位了!!
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9条回答
lee_st
1楼-- · 2019-07-15 22:11
也想看看答案哦了,
youwozuozhujun
2楼-- · 2019-07-16 03:39
lee_st 发表于 2017-4-26 12:38
也想看看答案哦了,

我就是想知道思路,感觉没有头绪呀
lee_st
3楼-- · 2019-07-16 08:57
我也刚开始学习中,
youwozuozhujun
4楼-- · 2019-07-16 12:09
lee_st 发表于 2017-4-26 14:18
我也刚开始学习中,

没有大神来解答呢
lee_st
5楼-- · 2019-07-16 15:44
 精彩回答 2  元偷偷看……
张宇1994
6楼-- · 2019-07-16 18:18
我也是小白,正在看Verlog HDl学习中~

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