一个简单的程序编译出现问题，不知道如何解决

2019-03-25 08:49发布

站内问答 / FPGA
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编译提示错误：Error: Node "clk_div" of type Logic cell has no legal location 不知道如何解决，谁能指导一下，谢谢了   具体情况见图 此帖出自小平头技术问答
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5条回答
eeleader
1楼-- · 2019-03-25 15:03
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可能你的硬件资源太少,代码量太大了,所以FIT不了

jiaqiqiu
2楼-- · 2019-03-25 16:32
可能你给内部寄存器clk_div分配管脚了（如果你在module中声明output  reg clk_div;则不会出错），clk_div如果不用输出就不能分配管脚，我也遇到过相同的问题！
eeleader
3楼-- · 2019-03-25 22:15
 精彩回答 2  元偷偷看……
418478935
4楼-- · 2019-03-26 00:44
应该是定义的引脚冲突了，楼主可能是修改过输入输出端口了，引起了引脚冲突。
我也遇到这种情况过。
minidick
5楼-- · 2019-03-26 01:09
原帖由 418478935 于 2011-9-6 11:23 发表
应该是定义的引脚冲突了，楼主可能是修改过输入输出端口了，引起了引脚冲突。
我也遇到这种情况过。

我也遇到类似的问题，的确是和引脚分配冲突了。
我分配了一个RESET_N的输入引脚，在顶层模块中没有此端口，但有wire RESET_N，以及一个power_up模块有output reg RESET_N。
编译通过，但fit时出现Node "RESET_N" of type Logic cell has no legal location.
将顶层模块的wire RESET_N改为wire AUTO_RESET_N就可以正常fit了

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