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求助DSP和CPLD用XINTF通讯问题？

2019-07-20 17:45发布

站内问答 / TI MCU
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DSP28335用XINTF访问CPLD区域0地址上的数据，其中DSP2833x_Xintf.c文件设置如下：
  1.     EALLOW;
  2. SysCtrlRegs.PCLKCR3.bit.XINTFENCLK = 1;        //开启XINTF时钟信号
  3. XintfRegs.XINTCNF2.bit.XTIMCLK = 1;        //基准时钟XTIMCLK = 1/2 SYSCLKOUT
  4. XintfRegs.XINTCNF2.bit.WRBUFF = 0;        //无写缓冲寄存器
  5. XintfRegs.XINTCNF2.bit.CLKOFF = 1;        //禁止XCLKOUT
  6. XintfRegs.XINTCNF2.bit.CLKMODE = 1;        //XCLKOUT=XTIMCLK/2

  8. XintfRegs.XTIMING0.bit.XWRLEAD = 3;        //区域0写建立时间为11b，周期数为6
  9. XintfRegs.XTIMING0.bit.XWRACTIVE = 7;        //有效时间为111b，周期数为14
  10. XintfRegs.XTIMING0.bit.XWRTRAIL = 3;        //跟踪时间为11b，周期数为6
  11. // Zone read timing
  12. XintfRegs.XTIMING0.bit.XRDLEAD = 3;        //区域0读建立时间为11b，周期数为6
  13. XintfRegs.XTIMING0.bit.XRDACTIVE = 7;        //有效时间为111b，周期数为14
  14. XintfRegs.XTIMING0.bit.XRDTRAIL = 3;        //跟踪时间为11b，周期数为6

  16. // double all Zone read/write lead/active/trail timing
  17. XintfRegs.XTIMING0.bit.X2TIMING = 1;        //比值2:1

  19. // Zone will sample XREADY signal
  20. XintfRegs.XTIMING0.bit.USEREADY = 1;        //XREADY信号采样
  21. XintfRegs.XTIMING0.bit.READYMODE = 1; //异步采样

  23. XintfRegs.XTIMING0.bit.XSIZE = 3;        //数据总线宽度，16位
复制代码GPIO设置为16位地址线，单独读取一个地址上的数据时，数据正确，但是地址总线低位XA0通过观察GPBDAT变量，发现一直处于高电平，不会随着地址改变而变低，其他总线位正确。另外多个地址先后取地址时，数据发生窜扰，读取到前一位地址数据或后一位数据，请问CPLD的时序相对DSP来说是过快还是过慢？要修改XINTF时序中的建立、有效、跟踪时间的哪一个？
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18条回答
hmf1235789
1楼-- · 2019-07-20 20:01
 精彩回答 2  元偷偷看……
zhangmangui
2楼-- · 2019-07-20 23:52
hmf1235789 发表于 2016-8-22 15:41
问题找到了，CPLD的时序太慢了大概需要0.3us，DSP的时序太快了大概0.013ns，请问怎么把XINTF的时序降下来？ ...

CPLD不至于这么慢吧    增大CPLD的频率吧
gygp
3楼-- · 2019-07-21 04:31
hmf1235789 发表于 2016-8-22 15:41
问题找到了，CPLD的时序太慢了大概需要0.3us，DSP的时序太快了大概0.013ns，请问怎么把XINTF的时序降下来？ ...

应该是DSP速度不是快吗
gygp
4楼-- · 2019-07-21 08:29
hmf1235789 发表于 2016-8-22 15:41
问题找到了，CPLD的时序太慢了大概需要0.3us，DSP的时序太快了大概0.013ns，请问怎么把XINTF的时序降下来？ ...

CPLD可以系统时钟可以分频一下。
hmf1235789
5楼-- · 2019-07-21 13:22
zhangmangui 发表于 2016-8-22 22:43
CPLD不至于这么慢吧    增大CPLD的频率吧

cpld实际要快些，当还是与dsp不匹配，cpld中没有锁相环不能倍频，请问可以修改Verilog语言或将cpld晶振换高吗？
hmf1235789
6楼-- · 2019-07-21 15:42
 精彩回答 2  元偷偷看……
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