小弟最近刚学verilog，我看网上的教程中，基本的模子就是 always@(posedge CLK or negedge RESET)
我试着写了如下代码：
（目的是每按一次按键，8个led就翻转一次）
output wire[7:0] ledR,
reg [7:0]rledR;
always@(posedge CLK or negedge key0)
begin
        if(!key0)
                rledR = ~rledR;
end
assign ledR = rledR;

但实际情况是8个led随机亮灭。
但是如果在always敏感条件中去掉"posedge CLK "，结果就正常了。
想问下，是什么原因？
下面是仿真波形：