第一次使用quartus prime,仿真时钟问题

2019-07-15 22:21发布

初学FPGA,在仿真时遇到的问题,使用的教材是老板quartus II的,结果总是提示时钟输出有问题,报错如图 QQ截图20161006105141.png QQ截图20161006110010.png QQ截图20161006110136.png
bdf图: QQ截图20161006105213.png 其中clk是时钟输出口,我从pin
planer里面找的时钟端,不知道这么设置对不对,求指教出错的地方
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6条回答
lfjd05 发表于 2016-10-7 09:59
昨晚在手机上看的没显示全部内容。你的代码仅仅是一个D触发器的代码。整体硬件电路描述的代码呢?你是不是用的图形输入模式直接搭出来的?

嗯,是的,用verilog写器件然后生成图形加入到bdf图里去的,那些非门与门或门都是quartus自带的库,难道不是这样做么。。。。。

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