FPGA

第一次使用quartus prime，仿真时钟问题

2019-07-15 22:21发布

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初学FPGA，在仿真时遇到的问题，使用的教材是老板quartus II的，结果总是提示时钟输出有问题，报错如图 QQ截图20161006105141.png QQ截图20161006110010.png QQ截图20161006110136.png
bdf图： QQ截图20161006105213.png 其中clk是时钟输出口，我从pin
planer里面找的时钟端，不知道这么设置对不对，求指教出错的地方
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6条回答
薛定谔的猫还没死
2019-07-16 05:10
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