FPGA

verilog设计冗余插入模块

2019-07-15 21:47发布

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用verilog设计一个冗余数据的插入模块，输入输出数据符合AXI4-strem协议，当tlast输入时候，开始冗余数据的插入，求各位大侠指点，小弟小白一个，看了好久没有思路，或者有没有基于AXI4-strem协议接口的一些源程序发我看看也可以，谢谢各位了！！
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9条回答
youwozuozhujun
2019-07-16 12:09
lee_st 发表于 2017-4-26 14:18
我也刚开始学习中，

没有大神来解答呢

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