FPGA

上升沿检测问题

2019-07-15 21:21发布

站内问答 / FPGA
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写了个上升沿检测的程序如下：module dlc(
                                CLK_50M,
                                key,
                                LEDOUT
                                );   //抓取key按键的上升沿
input CLK_50M;
input key;
output reg LEDOUT;


reg key_s1;
reg key_s2;   
always@(CLK_50M)
begin
        if(CLK_50M==1)
                begin
                        key_s1<=key;
                        key_s2<=key_s1;
                if((key_s1==0)&&(key_s2==0)&&(key==1))
                        begin
                                LEDOUT<=1;
                        end
                end




end


endmodule



发现程序进不去if循环，不知道错在哪
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8条回答
黑桃ACE
2019-07-16 17:23
时钟能这么写的还是第一次见

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