FPGA

verilog状态机问题

2019-07-15 21:21发布

站内问答 / FPGA
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波形仿真时verilog 写的状态机被综合掉，编译没有错误，状态转移也没错，什么原因可能导致这种问题呢。


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15条回答
黑桃ACE
2019-07-16 14:32
szldsj 发表于 2017-10-7 10:45
嗯，谢谢啊，检查过了，应该不是这的问题

你把代码贴上来才知道具体的原因

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