如果高效的判别verilog代码中的逻辑是组合逻辑还是时序逻辑

2019-03-25 09:07发布

站内问答 / FPGA
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如题，看到verilog代码中各种的always，初看貌似都是跟时钟有关的同步时序逻辑，后来发现有很多的异步逻辑，求教各位大侠，如何能够简单高效的判别代码中的逻辑是异步的组合逻辑还是同步时序逻辑？ 此帖出自小平头技术问答
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5条回答
wstt
2019-03-25 20:12
那比如always@（posedge clk or posedge en）
其中clk是个时钟是没问题的，
但是en就跟时钟没有关系的信号，那么这个模块应该是个组合逻辑吧？

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